LAE5UM-25F-7BG381E LA-ECP5 Field Programmable Gate Array (FPGA) IC 197 1032192 24000 381-FBGA

HCPL-2611-020E Optoizolator wyjścia logicznego 10MBd Schottky Clamped 5000Vrms 15kV/μs

CechyLAE5UM-25F-7BG381E

* Wyższa gęstość logiczna dla zwiększonej integracji systemu
 * 12K do 44K LUT
 * 197 do 203 programowalnych przez użytkownika I/O
* Wbudowane SERDES
 * 270 Mb/s, do 3,2 Gb/s, interfejs SERDES (ECP5UM Automotive)
 * Wspiera eDP w RDR (1,62 Gb/s) i HDR (2,7 Gb/s)
 * Do czterech kanałów na urządzenie: PCI Express, Ethernet (1GbE, XAUI i SGMII) oraz CPRI
* sysDSPTM
 * Architektura całkowicie kaskadowa
 * 12 do 160 plastrów dla wysokiej skuteczności mnożenia i gromadzenia
 * Mocne 54-bitowe operacje ALU
 * Podział czasowy Multipleks MAC Sharing
 * Zaokrąglenie i skrót
 * Każdy kawałek podtrzymuje
 * Pół 36 x 36, dwa 18 x 18 lub cztery mnożniki 9 x 9
 * Zaawansowane operacje 18 x 36 MAC i 18 x 18 Multiply- Multiply- Accumulate (MMAC)
* Elastyczne zasoby pamięci
 * Do 1,944 Mb sysMEMTM Embedded Block RAM (EBR)
 * 194K do 351K bitów rozproszonej pamięci RAM
* sysCLOCK PLL i DLL analogowe
 * Cztery DLL i cztery PLL w LAE5-45; dwa DLL i dwa PLL w LAE5-25 i LAE5-12
* Wstępnie zaprojektowane źródło synchroniczne I/O
* Rejestry DDR w komórkach I/O
 * Dedykowana funkcja poziomowania odczytu/zapisu
 * Dedykowana logika biegów
 * Źródło wsparcia dla norm synchronicznych
 * ADC/ DAC, 7:1 LVDS, XGMII
 * Urządzenia ADC/ DAC dużych prędkości
 * Dedykowane wspomaganie pamięci DDR2/DDR3 i LPDDR2/LPDDR3 z logiką DQS, prędkość danych do 800 Mb/s
* Programowalny bufor sysI/OTM wspiera szeroki
Zakres interfejsów
 * Zakończenie działania na chipie
 * LVTTL i LVCMOS 33/ 25/18/15/12
 * SSTL 18/15 I, II
 * HSUL12
 * LVDS, Bus-LVDS, LVPECL, RSDS, MLVDS
 * subLVDS i SLVS, interfejsy wejściowe MIPI D-PHY
* Elastyczna konfiguracja urządzenia
 * Wspólny bank dla konfiguracji I/O
 * Interfejs flash do uruchamiania SPI
 * Wspierane obrazy z podwójnym uruchamianiem
 * SLAVE SPI
 * TransFRTM I/O dla prostych aktualizacji pola
* Wsparcie w zakresie łagodzenia zakłóceń występowania pojedynczych zdarzeń (SEU)
 * Wykrywanie błędów miękkich wbudowany twardy makro
 * Korekta błędów miękkich  Bez zatrzymania działania użytkownika
 * Wstrzyknięcie błędów miękkich Emuluj zdarzenie SEU do debugowania obsługi błędów systemowych
* Wsparcie na poziomie systemu
 * zgodne z normami IEEE 1149.1 i IEEE 1532
 * Reveal Logic Analyzer
 * Oscylator na chipie do inicjalizacji i ogólnego użytku
 * 1.1 V zasilanie rdzenia

OpisLAE5UM-25F-7BG381E

Rodzina urządzeń FPGA ECP5 Automotive jest zoptymalizowana w celu zapewnienia wysokiej wydajności, takich jak:
Zwiększona architektura DSP, szybkie SERDES i szybkie synchroniczne interfejsy źródłowe
ekonomiczna tkanina FPGA.

Klasyfikacje środowiskowe i eksportoweLAE5UM-25F-7BG381E