XC2S50E-6TQ144C Field Programmable Gate Array (FPGA) IC 102 32768 1728
XC2S50E-6TQ144C pochodzą zWynajem fabryczny, proszę sprawdzić swoje wymagania i skontaktuj się z nami z ceną docelową.
Specyfikacje XC2S50E-6TQ144C
Rodzaj | Opis |
Kategoria | Obwody zintegrowane |
Wbudowane | |
FPGA (Field Programmable Gate Array) | |
Mfr | AMD |
Zestaw | Spartan®-IIE |
Pakiet | Płytka |
Liczba LAB/CLB | 384 |
Liczba elementów logicznych/komórek | 1728 |
Łączna ilość bitów pamięci RAM | 32768 |
Liczba I/O | 102 |
Liczba bram | 50000 |
Napięcie - zasilanie | 1.71V ~ 1.89V |
Rodzaj montażu | Powierzchnia |
Temperatura pracy | 0°C ~ 85°C (TJ) |
Opakowanie / Pudełko | 144-LQFP |
Zestaw urządzeń dostawcy | 144-TQFP (20x20) |
Numer produktu podstawowego | XC2S50E |
CechyXC2S50E-6TQ144C
•Technologia zastępowania ASIC drugiej generacji
-Gęstości do 15 552 komórek logicznych600,000 bram systemowych
-Uproszczone funkcje oparte na Virtex®
- E FPGAarchitektura-Nieograniczone w systemiereprogramowalność
-Bardzo niskie koszty-Kosztowo efektywna technologia 0,15 mikrona
•Cechy na poziomie systemu
-SelectRAMTM pamięć hierarchiczna:
·16 bitów/LUT rozproszone pamięci RAM
·Konfiguracyjna 4K-bitowa prawdziwa pamięć RAM z dwoma portami
·Szybkie interfejsy do zewnętrznej pamięci RAM
-W pełni zgodne z PCI 3.3V do 64 bitów przy 66 MHz iZgodny z CardBus
-Architektura segmentowanej trasy o niskim zużyciu energii
-Dedykowana logika przewozu dla szybkiej arytmetyki
-Skuteczne wsparcie mnożnika
-Łańcuch kaskadowy dla szerokości
- funkcje wejściowe
-Wystarczająca liczba rejestrów/zamków z funkcją enable, set, reset
-Cztery dedykowane DLL do zaawansowanego sterowania zegarem
·Eliminacja opóźnienia dystrybucji zegara
·Pomnożenie, dzielenie lub przesunięcie fazy-Cztery podstawoweniskie
- zniekształconyglobalnezegarekdystrybucjasieci
-Logika skanowania granicznego zgodna z IEEE 1149.1
•Wszechstronne W/W i opakowania
-Opcje pakietu bez Pb
-Niskie
- pakiety kosztów dostępne we wszystkich gęstościach
-Odciski rodzinneility w wspólnych opakowaniach
-19 standardów interfejsów o wysokiej wydajności·LVTTL, LVCMOS, HSTL, SSTL, AGP, CTT, GTL·Włączenie i wyjście różnicowe LVDS i LVPECL
-Do 205 różnicowych par I/O, które mogą być wprowadzane,wyjście lub dwukierunkowe
-Hot swap I/O (przyjazny dla CompactPCI)
•rdzeń logiczny zasilany 1,8 V i I/O zasilane 1,5 V,2.5V lub 3.3V
•W pełni wspierany przez potężny Xilinx®ISE®rozwójsystem
-W pełni automatyczne mapowanie, umieszczanie i kierowanie
-Zintegrowane z narzędziami wprowadzania i weryfikacji projektu
-Rozległa biblioteka IP obejmująca funkcje DSP iprocesory miękkie
Rodzina Spartan-IIE w porównaniu ze Spartan-IIRodzina
•Większa gęstość i więcej I/O
•Wyższe osiągi
•Wyjątkowe opakowania w opakowaniach opłacalnych
•Sygnalizacja różnicowa-Wymagania w odniesieniu do systemu LVDS
• VCCINT= 1,8 V- Mniejsza moc.-Tolerancja 5 V z rezystorem zewnętrznym-Tolerancja 3V bezpośrednio
•PCI, LVTTL i LVCMOS2 bufory wejściowe zasilane przezVCCOzamiast VCCINT
•Unikalny większy strumień bitów
Klasyfikacje środowiskowe i eksportoweXC2S50E-6TQ144C
Atrybut | Opis |
Status RoHS | Niezgodność z RoHS |
Poziom wrażliwości na wilgoć (MSL) | 3 (168 godzin) |
Status REACH | REACH Nie ma wpływu |
ECCN | EAR99 |
HTSUS | 8542.39.0001 |